1、负责数字时钟复位设计，数模接口要求，输出项目SDC约束；

2、负责数字综合，对接前端设计和后端P&R；

3、负责形式验证分析，保证代码功能一致性；

4、负责静态时序分析；

1、微电子、集成电路、电子信息等相关专业硕士及以上学历；

2、掌握如DC，Formality等中端工具及perl，python，makefile等脚本的使用；熟悉逻辑综合和时序分析，以及优化/收敛、约束编写、PPA分析，具有搭建UVM验证平台的能力；了解脚本语言（Python/Perl等）；

3、具有高速接口IP中端设计经验者优先，有流片经验优先。

4、具备责任感、独立工作能力与良好的团队协作精神；