随着转换器分辨率和速度的提高，对于更高效率接口的需求也随之增长。以500MSPS以上的ADC/DAC为例，吞吐率呈指数上升，最高可达到数十Gbps，而采用传统的CMOS和LVDS接口已经很难满足设计要求，JESD204接口技术应运而生。该标准B版本将串行链路数据速率提高到了12.5 Gbps，有些产品会提供16Gbps的版本，除了更高的传输效率，JESD204B在速度、尺寸和成本方面也更有优势。
对于CMOS接口的数据转换器来说，随着数据率的提升，接口的瞬态电流会急剧增大，导致功耗迅速增强。对于LVDS接口的数据转换器来说，虽然随着数据传输率的提升，电流、功耗不会大幅度增长，但是受到该接口本身结构以及需要随路同步时钟的限制，其支持的最高数据率受限，也无法满足如今高速数据传输的需求。相比之下，JESD204接口有望在未来数年内取代CMOS和LVDS接口，成为高速高精度转换器数字接口技术的首选。为继续支持当前和下一代多千兆数据处理系统逐渐提升的性能要求，JESD204标准的最新版本JESD204C也已正式发布，进一步提高通道速率（25~32Gbps）以支持更高带宽应用的需求，同时通过64b/66b编解码方式提高有效载荷传输效率，改进链路稳健性。
集成JESD204B/C接口的数据转换器产品具有宽输入带宽、高采样率、优异的线性度和确定性延迟等特点，因而广泛应用在雷达、无线基站、射频采样、卫星通讯、雷达测距和医疗影像等领域。
实现广泛应用背后：确定性延迟及多芯片同步
便于实现多片IC同步是JESD204B接口实现广泛应用的重要原因之一。由于JESD系统中有工作在不同时钟域的各种数据转换器，同时考虑到温度和电源电压等工艺变化，发射器和接收器设备之间的链路延迟会随着每次上电或链路重建而变化。所谓确定性延时是指发送端（一般指ADC或逻辑设备）发送的数据（ADC采集的物理信号，或逻辑设备的用户数据）到接收端的延时是确定不变的，不会根据系统不同的上下电、复位等操作而改变，也不随不同的硬件系统（布线带来的延时不确定性）而改变（在一定范围内）。
JESD204B包括3个子类，分别是子类0，子类1，子类2。三个子类主要是根据同步方式的不同划分的。
1. 子类0兼容JESD204A；
2. 子类1使用SYSREF同步；
3. 子类2使用SYNC进行同步。
只有子类1和子类2支持确定性延迟——发送端到接收端之间的链路延迟固定。如果该延迟时间可以确定，那么就可以在数字后处理中予以补偿，使数据流重新对齐并同步。
为了实现确定性延时，JESD204B协议采用如下几项技术：
1. 系统上发送设备和接收设备采用同源时钟，即device clock；
2. 有一个与device时钟同步的sysref信号控制发送设备和接收设备的时钟相位；
3. 发送端和接收端均对齐到多帧时钟周期的操作；
4. 接收设备有elastic buffer用于缓冲数据，并在多帧时钟到来时释放数据。
由此可见，相位对齐的时钟和控制逻辑对系统实现确定性延时至关重要。利用JESD204B协议的确定性延迟特性，通过对关键控制信号的设计和处理，可以实现通道间数据的同步，从而有效解决多芯片同步问题。
基带和射频的桥梁：高速数据转换器中的数字中频处理
无线通信系统的中频是相对于基带信号和射频信号而言的，中频可以有一级或多级，是基带和射频之间过渡的桥梁。数字中频处理主要是在中频段实现信号的数字化，把原本由离散的模拟器件实现的功能通过高度集成的数字芯片实现。
典型发射机和接收机的框图
射频信号经过混频器、模拟滤波器、中频放大器和数据转换器等模拟中频信号处理模块，将数据转换器量化后的数字信号经过DDC（数字下变频器）传给FPGA/ASIC完成数字中频级的信号处理。发射机和接收机信号处理过程相反，采用DUC（数字上变频器）进行数字中频级的信号处理。
DDC主要由混频器、数控振荡器、数字滤波和采样抽取组成，经过数字混频将ADC采集的中频（IF）数字信号频谱下变频到基带信号，然后完成抽取滤波恢复出原始信号。DUC主要由插值器、滤波器、数控振荡器和混频器组成，经过数字混频基带IQ数字信号先插值、滤波，然后上变频到数字中频信号，或者直接产生射频信号。
接收信号链路需要较高采样速率以避免信号混叠，简化模拟滤波器设计，提供更宽的信号频带。同时考虑节省功耗、成本以及FPGA/ASIC中的高速逻辑，最好能够降低接口上的数据速率。高速数据转换器中集成DDC模块可以有效实现上述目标。
典型DDC的框图
为了从干扰信号中选取所需的载波，DDC通过数控振荡器NCO的输出频率与输入中频信号混频，将所需载波频移到DC，从而降低后续滤波和抽取级的复杂度。在NCO和混频级之后，利用低通滤波器来选取所需滤波并抑制其他不需要的信号。滤波器之后，再使用一个2倍（或其它抽取率）的抽取器来降低数据速率。为了节省资源，可将半带FIR滤波器和抽取器合并，根据应用需要灵活选择级联三到四级。
发送信号链路与接收信号链路具有类似的要求，需要高采样速率以简化滤波器设计，使信号频率位于高中频或直接转为射频，并远远地推开镜像，但接口部分仍然希望使用较低的数据速率。同样，在高速数据转换器中集成DUC模块可以解决上述问题。
典型DUC的框图
插值滤波器位于最前端，主要是为调制器提供足够采样的数据流，同时保证数据流的信噪比可以使后级调制器和低通滤波器正常工作。与DDC模块的处理类似，可将2倍（或其他插值系数）插值和滤波器合并级联三到四级以提高灵活性。NCO和混频器根据系统架构的需求，将载波频移到所需的中频或射频频率。通过内插、滤波和上变频处理基带数字信号，有效降低了后续模拟处理的要求。
综上，集成在ADC/DAC与JESD204接口电路之间的DDC和DUC模块，增强了ADC/DAC的灵活性和可配置性，可以让通信链路的中频可配置性大大加强，对提高系统的抗干扰能力也有很大帮助。越来越多的此类转换器集成数字信号处理模块，可以简化系统设计中的FPGA/ASIC工作, 对系统设计非常有益。
高速转换器芯片国产化：JESD204解决方案的深耕布局
牛芯半导体团队在JESD204方向具有良好的前瞻性，伴随ADC/DAC的精度、速度演进同步布局相关IP。团队早期设计实现的JESD204B产品，打破了国际上对高端ADC的技术垄断，以高难度设计助力国内芯片厂商成功研制16bit 125MSPS ADC芯片并实现产品量产。后续基于28nm工艺布局的JESD204B产品通道数据传输速率可以达到16Gbps，可适配更高要求的数据处理能力（14bit 500MSPS），具有成熟硅验证PHY+MAC全套解决方案，可支持多工艺节点集成，已被多家客户采购集成。目前，牛芯半导体正在配合国内数据转换芯片厂商开发适用于14bit 3GSPS数据转换器的JESD204B接口IP及DDC/DUC等数字处理模块；基于14/12nm先进FinFET工艺的28Gbps SerDes IP成功实现硅验证，可以全面支持JESD204C协议；JESD204C控制器的研发及FPGA验证也在同步推进，以期适配更高速的转换器如16bit 12GSPS RF DAC/12bit 4GSPS RF ADC芯片接口。
FPGA系统验证方案
牛芯半导体自主研发设计的JESD204B/C TX/RX PHY+MAC IP，通道数据传输速率可达16/28Gbps，能与ADC/DAC数据转换器实现更快的采样速率同步。
PHY+MAC IP结构框图
该IP解决方案可提供完整的数据通路包括传输层、链路层和物理层，兼容国外高端ADC/DAC芯片。推广应用该IP解决方案，可以助力国内设计公司加快高速转换器芯片国产化，在高速数据传输通信方面打破国外集成电路产品对航空航天芯片的束缚，保障国家信息安全，为国家建设自主可控的高速接口技术平台提供有力支撑。
